Packed_array (1) 썸네일형 리스트형 [SystemVerilog] Packed 와 Unpacked는 무슨 의미일까? bit [A:B] x; bit y [A:B]; x가 packed이고, y는 unpacked array라는 사실은 누구나 다 안다. 하지만 packed와 unpacked의 진짜 의미는 무엇일까? 1. Array란? - 동일한 type 변수들의 collection - 근데, 변수 이름과 인덱스로 접근 가능한. Verilog-2001 (표준?)에서는 vector와 array로 구분함. vector와 array의 차이점이라 하면 vector는 하나의 single unit으로서 한 번에 assign될 수 있고, array는 element 각각을 procedural statement 에서 하나씩 따로 접근할 수 있다. - array element로는 모든 data type이 가능하다. - vector-width로는.. 이전 1 다음