Digital Design (5) 썸네일형 리스트형 Booth's Algorithm의 쉬운 설명과 구현 방법 Booth Algorithm이란?partial sum algorith보다 적은 HW 자원과 적은 operation을 사용하여 multiplication을 구현하는 방법이다.Andrew Donald Booth 씨가 1950년에 고안한 방법두 개의 signed binary number를 곱하는 알고리즘이다. (2's complement notation)Booth's multiplication algorithm - Wikipedia Binary Multiplication을 구현하는 알고리즘 중에서 우리에게 가장 친숙한 것은 Partial Sum Approach이다.따라서 Partial Sum Approach를 먼저 살펴본다. 그 전에, 이진 곱셈을 위한 용어를 먼저 정리해보자!!M x Q = U 라고 할때.. 1. 디지털 시스템 디자인 서론 디지털 시스템은 현대 사회에서 만연하다. 개인 pc나 통신스위치 같은 시스템은 누가 봐도 분명한 디지털 시스템 기술이다. 그런데 디지털 테크놀로지에는 이것들 말고도 다양한 애플리케이션들이 있다. 몇가지 예를 들자면.. 1. 전화통화 통화를 하는 동안 당신의 목소리는 디지털화되어 디지털 통신 장치를 통해 전송된다. 2. 음성파일 당신이 듣는 디지털 음원 파일은 디지털의 형태로 녹음되어 가공된다. 에러 보정과 음질 향상을 위해 디지털 로직을 거친다. 3. 텔레비전 당신이 텔레비전을 감상할때에도, 영상은 디지털 포맷으로 전송되며, 디지털 기기에 의해 가공된다. 4. DVD dvd는 영상을 디지털로 녹화하여 압축한 것이다. (compress) 당신이 dvd나 영상 스트리밍을 할 때, 디지털 압축을 해제(deco.. Digital Circuit의 Static Path Delay 계산하기 (3) Fan-In, Logical Effort의 정의 지난 시간 Fan-out이 path delay에 미친 영향에 대해서 공부했다. 이번 시간에는 Fain-In이 Path Delay에 미치는 영향에 대해서 공부한다. Fan-Out은 로직게이트의 출력이 다음 단에서 최대 몇개의 게이트 입력을 구동할 수 있는가였습니다. Fan-In은 로직게이트의 입력단에 최대로 연결될 수 있는 갯수입니다. 즉, 게이트 입력의 갯수(?) Fan-In은 드라이빙게이트의 output resistance를 증가시킴으로써 딜레이에 영향을 줍니다.. 우리의 모든 딜레이 계산은 unit-size inverter를 기준으로 합니다. 따라서 fan-in의 영향을 받은 게이트가 unit-size inverter 대비 얼만큼 딜레이가 증가했는지를 모델링하기 위해, 우선 게이트의 output dr.. CMOS gate의 static delay (2) - Fan-Out / Driving Larg Loads 지난 시간엔 CMOS 로직 게이트 딜레이, 즉 propagation delay에 대해서 공부했어요. 그리고 단위 사이즈 인버터의 딜레이를 계산하는 예제까지 접해보았죠. 오늘은 팬아웃, 그리고 큰 로드를 구동하기 위해서 게이트 스테이지를 나누면 좋은 이유를 공부할 거예요. fan-out 이란?Fan-Out 이란? Fan Out 정의 fan out 은 로직 게이트에서 하나의 출력이 (최대) 몇 개의 입력을 구동할 수 있는지를 말한다. 이때 회로의 동작을 저해하지 않는 한에서 갯수를 의미한다. Fan-Out 4 인버터 예제지난 시간에 공부했던 size 1의 single inverter를 고려해보자. unit size inverter란 Width Wp 가 Kp만큼 사이징 되어 Kp x Wn 이었고 ( 따라서 p.. CMOS gate의 static delay (1) - Propagation delay #delay시리즈#DegitalDesign디지털 회로 설계에서 회로의 기능 구현 (Function) 뿐만 아니라 Delay(Timing)와 Power 또한 Digital System의 스펙이다. 예를 들어 Adder를 설계한다고 하면,Output 은 두 input의 Sum이라는 기능적인 스펙은 반드시 갖춰야 할 뿐만 아니라 아웃풋이 1ns내에 stable 해져야 한다각 add 연산은 2pJ 를 넘으면 안된다 디자인의 스펙이다. delay시리즈에서는 CMOS logic circuit의 delay를 추정하기 위한 여러 방법들을 유도할 것이다. 그 여정의 첫번째 포스팅!! 함께 하시죠!!Propagation Delay우선 우리는 logic path(쉽게 말해 로직 연산을 수행하는 signal path)의.. 이전 1 다음
