verilog (2) 썸네일형 리스트형 [ SystemVerilog ] static변수와 함수의 의미, protected란? systemverilog에서 static 변수란, globa variable과 비슷한 의미이다. 만약 class 변수를 static으로 선언한다면 여러 class object들, 혹은 코드 여러 곳에서 바라본 이 variable이, 단 하나의 data member copy임을 의미한다. 그러니까 쉽게 말해, one and only~! 실제 객체는 하나뿐이며, 이 객체가 할당된 메모리 한 곳만을 모두가 바라본다는 사실~ 그럼, 클래스 하나로 여러개의 인스턴스를 생성했을 때, 모든 인스턴스의 static member는 같은 레퍼런스이며, 한 곳에서 수정되면 다른 모든 곳에서 수정된다는 뜻이다. 마치 global variable처럼 말이다. 원래 우리는 programming 할때 global variable .. [SystemVerilog] Packed 와 Unpacked는 무슨 의미일까? bit [A:B] x; bit y [A:B]; x가 packed이고, y는 unpacked array라는 사실은 누구나 다 안다. 하지만 packed와 unpacked의 진짜 의미는 무엇일까? 1. Array란? - 동일한 type 변수들의 collection - 근데, 변수 이름과 인덱스로 접근 가능한. Verilog-2001 (표준?)에서는 vector와 array로 구분함. vector와 array의 차이점이라 하면 vector는 하나의 single unit으로서 한 번에 assign될 수 있고, array는 element 각각을 procedural statement 에서 하나씩 따로 접근할 수 있다. - array element로는 모든 data type이 가능하다. - vector-width로는.. 이전 1 다음