분류 전체보기 (32) 썸네일형 리스트형 UVM create 와 Factory override (uvm_component_utils, uvm_object_utils) UVM을 잘 모르고 사용할 때, 가장 많이 드는 의문점- uvm 클래스 정의할 때 왜 `uvm_component_utils나 `uvm_object_utils 같은 매크로를 사용하는거지? - uvm 클래스의 객체를 생성할 때 왜 create 와 같은 메소드를 써야하는 거지? ( 일반 시스템베릴로그 클래스의 객체랑 다르지 왜 ? ) 정답은 uvm 이란 프레임워크는 팩토리 패턴이란 디자인 패턴을 사용하기 때문이다. 팩토리패턴에 대해서 감을 잡고 싶다면? [SystemVerilog/UVM] Factory Pattern (팩토리 패턴)에 관하여. (tistory.com) [SystemVerilog/UVM] Factory Pattern (팩토리 패턴)에 관하여.Factory Pattern은 디자인 패턴이다. 0. .. 2024 ARM Tech Symposia 를 다녀와서 2024 ARM Tech Symposia 를 다녀와서 짧게 적는 일기 회사 부서 선배분이 ARM Tech Symposia라는게 있다고 알려줘서 함께 다녀오게됐다. 특히 이번 암 테크 심포지아는 예년보다 사람들의 관심이 늘어 역대 최대 사전등록 참가자를 받았다고 했다. https://events.arm.com/TechSymposia Arm TechSymposia 2024Join us at Arm Tech Symposia to engage in ecosystem networking, hands-on workshops, and deep dive sessions led by Arm leadership and key partners. This extraordinary event spans four markets.. 내집마련 기초반 50기 수강후기 :: 3주차 짧다면 짧고 길다면 긴 3주가 지났다. 내집마련기초반을 수강하기 전과 후 나의 마음가짐은 어떻게 변했는가? 기초반을 수강하고 나서 내가 부동산을 너무 만만히 봤다는 것과, 내 예산에 맞는 아파트가 별로 없다는 것이 현실로 다가왔다. 3주차는 어떤 내용이었을까? 3주차 강의는 현장방문부터 매수협상에 관련된 실전에 관한내용이었다. 사실 나는 3주차 강의를 듣기 전에 부동산 한 두 곳을 방문하였었는데... 확실히 강의를 수강하고나니 몰랐던 것들이 보인다.. 부동산 계약은 결국 사람과 사람의 계약인 것이다. 사람과 사람 사이의 계약에서의 협상 팁과 간절함을 보이는 것 등을 생생하게 들려주셨고.. 나도 한 번 써먹어봐야겠다고 다짐했다. 그리고 이번 주차는 실제 계약에 관련한 내용이다보니 세금 이야기가 빠질.. 내집마련 기초반 50기 수강후기 :: 2주차 너무나도 늦게 쓰는.. 내집마련기초반 2주 차 수강 후기 수강신청을 할 때만 해도.. ㅠㅠ 내마기 강의 분량이나 과제가 이렇게 힘든지 몰랐다. 평일 약속은 취소하고 강의를 들었다. 주말중 하루는 임장을 위해 일정을 비워뒀다. 그랬는데도 시간관리를 잘 못했는지 ㅠㅠ 과제도 수강도 겨우 완료했다. 후기는 한 주 늦게 쓴다. 이미 (기한) 늦은 거 대충대충 할까 생각도 해봤는데.. 2주 차 후기를 쓰는 현시점 3주 차 강의 마지막에서 너나위님이 이런 말씀을 하시더라.. '하늘은 스스로 돕는 자를 돕는다.' '하늘은 스스로 끝까지 돕는 자를 돕는다." 나는 나를 끝까지 돕기로 했다. 내겐 사실 근거 없는 낙천성이 있다. '이번에 안되면 다음에 하지.' '천천히 하지 뭐.' 그런데 이번에는 나 자신을.. 내집마련 기초반 50기 수강후기 :: 1주차 내집마련 기초반이 개강한지 벌써 1주가 지났다. 락페갔다 돌아오는 길에 책읽는 나/ 일본 락페 같이 갔던 친구랑 써머쏘닉 티셔츠 입고! / 부산락페의 밤 내집마련 기초반은 매주 수요일 강의가 업로드 되는데, 나는 저번주 목요일부터 월요일까지 총 5일 부산락페스티벌을 즐기러 부산에 다녀오는 바람에 월요일과 화요일에 걸쳐서 코피터지도록 벼락치기로 강의를 수강했다. 사실 나는 부동산에 대해 2019년부터 관심을 꾸준히 가져왔었는데, 직접 실천으로 옮기게 된 것은 이번이 처음이었다. 월부의 내집마련 기초반은 친한 회사 선배의 권유로 알게되었다. 사실 이런데다가 돈을 쓸 필요가 있나 싶었다. 왜냐하면 요즘에는 정보가 넘쳐나고 접근도 쉽기 때문이다. 중요한 건 나의 의지뿐이라는 생각이었다. 그러나 부동.. UVM 이란 무엇인가? UVM 이란 무엇인가? UVM이란 Universal Verification Methodology의 약자로, 검증을 위한 프레임워크이다.검증을 위한 언어라고 많이들 착각하고 있으나, 검증 관련 언어는 systemverilog이다.UVM은 systemverilog로 작성된 클래스들의 패키지이다.(프레임워크란 어떠한 목적을 달성하기 위해 복잡하게 얽혀있는 문제를 해결하기 위한 구조이다. 소프트웨어 개발에 있어 하나의 뼈대 역할을 한다.) UVM의 전신은 OVM(Open Verification Methodology)이라고 한다.과거에는 EDA vendor사(시놉시스, 케이던스, 멘토)들이 독립적으로 검증 방법론을 개발해 왔던 것과 달리,UVM은 Accellera standard로서, 여러 벤더사들이 공동 지원하.. 1. 디지털 시스템 디자인 서론 디지털 시스템은 현대 사회에서 만연하다. 개인 pc나 통신스위치 같은 시스템은 누가 봐도 분명한 디지털 시스템 기술이다. 그런데 디지털 테크놀로지에는 이것들 말고도 다양한 애플리케이션들이 있다. 몇가지 예를 들자면.. 1. 전화통화 통화를 하는 동안 당신의 목소리는 디지털화되어 디지털 통신 장치를 통해 전송된다. 2. 음성파일 당신이 듣는 디지털 음원 파일은 디지털의 형태로 녹음되어 가공된다. 에러 보정과 음질 향상을 위해 디지털 로직을 거친다. 3. 텔레비전 당신이 텔레비전을 감상할때에도, 영상은 디지털 포맷으로 전송되며, 디지털 기기에 의해 가공된다. 4. DVD dvd는 영상을 디지털로 녹화하여 압축한 것이다. (compress) 당신이 dvd나 영상 스트리밍을 할 때, 디지털 압축을 해제(deco.. Digital Circuit의 Static Path Delay 계산하기 (3) Fan-In, Logical Effort의 정의 지난 시간 Fan-out이 path delay에 미친 영향에 대해서 공부했다. 이번 시간에는 Fain-In이 Path Delay에 미치는 영향에 대해서 공부한다. Fan-Out은 로직게이트의 출력이 다음 단에서 최대 몇개의 게이트 입력을 구동할 수 있는가였습니다. Fan-In은 로직게이트의 입력단에 최대로 연결될 수 있는 갯수입니다. 즉, 게이트 입력의 갯수(?) Fan-In은 드라이빙게이트의 output resistance를 증가시킴으로써 딜레이에 영향을 줍니다.. 우리의 모든 딜레이 계산은 unit-size inverter를 기준으로 합니다. 따라서 fan-in의 영향을 받은 게이트가 unit-size inverter 대비 얼만큼 딜레이가 증가했는지를 모델링하기 위해, 우선 게이트의 output dr.. CMOS gate의 static delay (2) - Fan-Out / Driving Larg Loads 지난 시간엔 CMOS 로직 게이트 딜레이, 즉 propagation delay에 대해서 공부했어요. 그리고 단위 사이즈 인버터의 딜레이를 계산하는 예제까지 접해보았죠. 오늘은 팬아웃, 그리고 큰 로드를 구동하기 위해서 게이트 스테이지를 나누면 좋은 이유를 공부할 거예요. fan-out 이란?Fan-Out 이란? Fan Out 정의 fan out 은 로직 게이트에서 하나의 출력이 (최대) 몇 개의 입력을 구동할 수 있는지를 말한다. 이때 회로의 동작을 저해하지 않는 한에서 갯수를 의미한다. Fan-Out 4 인버터 예제지난 시간에 공부했던 size 1의 single inverter를 고려해보자. unit size inverter란 Width Wp 가 Kp만큼 사이징 되어 Kp x Wn 이었고 ( 따라서 p.. CMOS gate의 static delay (1) - Propagation delay #delay시리즈#DegitalDesign디지털 회로 설계에서 회로의 기능 구현 (Function) 뿐만 아니라 Delay(Timing)와 Power 또한 Digital System의 스펙이다. 예를 들어 Adder를 설계한다고 하면,Output 은 두 input의 Sum이라는 기능적인 스펙은 반드시 갖춰야 할 뿐만 아니라 아웃풋이 1ns내에 stable 해져야 한다각 add 연산은 2pJ 를 넘으면 안된다 디자인의 스펙이다. delay시리즈에서는 CMOS logic circuit의 delay를 추정하기 위한 여러 방법들을 유도할 것이다. 그 여정의 첫번째 포스팅!! 함께 하시죠!!Propagation Delay우선 우리는 logic path(쉽게 말해 로직 연산을 수행하는 signal path)의.. 이전 1 2 3 4 다음
