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[ SystemVerilog ] static변수와 함수의 의미, protected란? systemverilog에서 static 변수란, globa variable과 비슷한 의미이다. 만약 class 변수를 static으로 선언한다면 여러 class object들, 혹은 코드 여러 곳에서 바라본 이 variable이, 단 하나의 data member copy임을 의미한다. 그러니까 쉽게 말해, one and only~! 실제 객체는 하나뿐이며, 이 객체가 할당된 메모리 한 곳만을 모두가 바라본다는 사실~ 그럼, 클래스 하나로 여러개의 인스턴스를 생성했을 때, 모든 인스턴스의 static member는 같은 레퍼런스이며, 한 곳에서 수정되면 다른 모든 곳에서 수정된다는 뜻이다. 마치 global variable처럼 말이다. 원래 우리는 programming 할때 global variable ..
[알리익스프레스] 애플워치 충전기 리뷰 나는야 알리쳐돌이.. (요즘 애들은 뭐에 미치고 환장하면 쳐돌이라고 한다.) 알리 익스프레스에서 사면 확실히 이점인 물건들이 있는데... 바로바로 IT기기 관련 주변기기나 장식품이다. 나는 알리익스프레스에서 아이폰케이스, 에어팟케이스, 아이패드케이스, 젤네일램프, 애플펜슬 팁(촉), 애플워치스트랩, 키보드부터... 악세서리, 괄사에 이르기까지 다양한 물건들을 구매해봤는데.. IT기기 장식품이나 주변기기는 확실히 만족스러웠다. ( 단, 키보드 제외 ) 내가 쓰고 있는 애플워치 5세대(4세대인가?)가 구입한지 시간이 꽤 흘러서인지 요새 배터리가 너무 빨리 닳길래, 회사에서도 워치를 충전할 목적으로 알리익스프레스에서 사무실용 애플워치 충전기를 구입했다. 10월 4일에 주문해서 11일 즈음 받았으니, 배송은 약..
[SystemVerilog] Packed 와 Unpacked는 무슨 의미일까? bit [A:B] x; bit y [A:B]; x가 packed이고, y는 unpacked array라는 사실은 누구나 다 안다. 하지만 packed와 unpacked의 진짜 의미는 무엇일까? 1. Array란? - 동일한 type 변수들의 collection - 근데, 변수 이름과 인덱스로 접근 가능한. Verilog-2001 (표준?)에서는 vector와 array로 구분함. vector와 array의 차이점이라 하면 vector는 하나의 single unit으로서 한 번에 assign될 수 있고, array는 element 각각을 procedural statement 에서 하나씩 따로 접근할 수 있다. - array element로는 모든 data type이 가능하다. - vector-width로는..

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